研究员、博士后、工程师 | Researcher, Post-doctoral, Engineers
金蕾蕾博士 | Dr.Leilei Jin
金蕾蕾，香港中文大学计算机科学与工程系博后，北京大学PRCC课题组联合培养。
金蕾蕾在合作期间主要负责7nm平台Backside PDN物理设计探索，使用 Genus+Innovus+PrimeTime+HSPICE 完成Backside PDN & Routing的Co-optimization。 针对Backside PDN设计中突出的Signal integrity 等问题，设计最佳Backside PDN & routing的优化策略，最大化Backside PDN技术带来的PPA 收益。 具体来说，在该工作中分析了高频下Backside PDN技术带来的Frontside信号完整性设计挑战；Backside PDN技术与Htree/Mesh clock tree结构的适配分析。
其博后研究兴趣还包括（EDA角度）：电路时序分析与优化：探索过14nm global routing阶段串扰预测与优化（delta delay，glitch），与传统signoff阶段的时序分析相比， 缩短了设计周期；探索14nm工艺波动对时序模型，功耗计算等影响，通过与gem5等工具的集成，帮助设计人员捕捉时序与功耗受PVT的影响。3DIC：正在探索Partition-free的Floorplan， 通过合理的Floorplan算法，缓解后续PnR设计压力。
教育经历
2025/03 - 至今 博后，香港中文大学计算机科学与工程系，Intelligent DEsign Automation Lab (IDEAL)
2018/09 - 2024/09 硕博连读，东南大学微电子学院，集成电路科学与工程
2014/09 - 2018/07 本科，中国石油大学（华东），电子信息工程